畳込み符号の復号器として広く利用されている軟判定ビタビ復号器(Viterbi Decoder)です。外部メモリは使用しません。弊社デパンクチャIPを用いることで、各種符号化率(2/3, 3/4, 4/5, 5/6, 6/7, 7/8 など)に対応可能です。

概要

符号化率の選択、軟判定出力(Soft-Oput)の有無により、4種類の製品があります。

製品番号符号化率軟判定出力
Si25301/2なし
Si2530-R31/3なし
Si2530-S1/2あり
Si2530-R3S1/3あり

特徴

・高速化のためにACSループの負荷を軽減

・ 畳込み符号の生成多項式を指定可能

・ 畳込み符号の拘束長(K): 3以上

・ 入力ビット幅(m)を指定可能

・ 硬判定ビタビ復号器にも対応可能(m=1)

・ パンクチャ畳込み符号に対応可能

・ トレースバック量(t)を指定可能

・ トレースバック開始ステートを指定可能(最適/固定)

・ トレリス初期化処理に対応

・ 各種Tail処理に対応(trellis termination, tail biting など)

・ パスメトリックのビット幅指定可能

・ 軟判定出力(Soft-Output)に対応可能

・ 高速版、低レイテンシ版の選択可能

・ レイテンシ
高速版 : t+(K-1)+ceil(t/(K-1))+4
低レイテンシ版 : t+(K-1)+4

・ イネーブル制御により、不連続な入力データも復号可能

・ シングルクロック完全同期式回路

・ FPGAで動作確認後、すぐにASIC化可能

・ 弊社デパンクチャ/レート変換IP(Si2552)と接続可能

動作周波数・回路規模

・ TSMC 90nm での合成例
(制約:Clock Skew 20%, Wire Load Model 考慮)

畳込み符号:(171,133)oct, K=7, m=5, t=48
50Mbps : 低レイテンシ版
100Mbps以上 : 高速版
※ゲート数は 2-NAND 換算

・ Xilinx Virtex-5 (XC5VLX30-3) での合成例
(Si2530, 畳込み符号:(171,133)oct, K=7, m=3, t=48)

高速版Slice:1571Block RAM:0200Mbps
(200MHz)
低レイテンシ版Slice:937Block RAM:030Mbps
(30MHz)
Slice:1226
Block
Block RAM:010Mbps
(10MHz)

インターフェース

入力

信号名説明
ICLKクロック
IXRST非同期リセット
IDATAG2[m-1:0]入力データ 2(*1)
IDATAG1[m-1:0]入力データ 1
IDATAG0[m-1:0]入力データ 0
IFORMAT入力フォーマット
IPUNCG2パンクチャ位置 2(*1)
IPUNCG1パンクチャ位置 1
IPUNCG0パンクチャ位置 0
ITBLEN[1:0]トレースバック量
ITLS[K-2:0]トレリス初期化ステート
ITLSINI[1:0]トレリス初期化設定
ITAILS[K-2:0]Tail処理開始ステート
ITAILINI[1:0]Tail処理設定
IDATAENBデコードイネーブル
ISTARTデコード開始(トレリス初期化)
IENDデコード終了(Tail処理)
  • *1:Si2530-R3、Si2530-R3S のみ
  • *2:Si2530-S、Si2530-R3S のみ

出力

信号名説明
ODATA出力データ
OSDATA[s-1:0]軟判定出力(*2)
OVALID出力データ有効
OFIRST出力データ先頭
OLAST出力データ最終

応用分野

各種通信(畳込み符号を使用する多くの規格に対応)

カスタマイズ

・ 符号化率の変更(1/4, 1/5 など)

・ 畳込み符号の生成多項式の動的な変更への対応

・ 動的変更できるトレースバック量の種類を追加

軟判定ビタビ復号器IPコアに関する技術詳細、最新情報、カスタマイズのご要望など、お問い合わせは 弊社担当者 までご連絡ください。

※記載内容は改良などのため予告なく変更することがあります。